Элементы схемотехники цифровых устройств обработки информации - [25]
Рисунок 66 Счётчик – делитель частоты К155ИЕ8
В результате средняя частота выходных импульсов может изменяться от 1/64 до 63/64 частоты входных импульсов.
Число импульсов на выходе
6 Запоминающие устройства
6.1 Иерархия запоминающих устройств ЭВМ
Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими устройствами. Микросхемы и системы памяти постоянно совершенствуются как в области схемотехнологии, так и в области развития новых архитектур.
Важнейшие параметры ЗУ находятся в противоречии. Так, например, большая информационная ёмкость не сочетается с высоким быстродействием, а быстродействие в свою очередь не сочетается с низкой стоимостью. Поэтому в ЗУ используется многоступенчатая иерархическая структура.
В наиболее развитой иерархии памяти ЭВМ можно выделить следующие уровни.
Регистровые ЗУ — находятся внутри процессора. Благодаря им уменьшается число обращений к другим уровням памяти, находящимся вне процессора и требующим большего времени для операции обмена.
Кэш-память — быстродействующая память, которая может находиться внутри или вне процессора. Она предназначена для хранения копий информации, находящейся в более медленной основной памяти.
Оперативная память (RAM — Read Access Memory) или оперативное запоминающее устройство (ОЗУ) — часть основной памяти ЭВМ, предназначенной для хранения быстро изменяемой информации. В ОЗУ хранятся программы пользователей промежуточные результаты вычислений.
Постоянная память (ROM — Read Only Memory — память только для чтения) или постоянное запоминающее устройство (ПЗУ) — это вторая часть основной памяти ЭВМ, предназначенной для хранения редко меняемой информации, например, кодов команд, тестовых программ.
Специализированные виды памяти, например, видеопамять, предназначенная для хранения информации, отображаемой на экране дисплея и др.
Внешняя память — магнитные и оптические диски, FLASH-память, предназначенные для хранения больших объёмов информации.
6.2 Структурные схемы ЗУ
ЗУ адресного типа состоят из трёх основных блоков:
- Массив элементов памяти,
- Блок адресной выборки,
- Блок управления.
Многочисленные варианты ЗУ имеют много общего с точки зрения структурных схем. Общность структур особенно проявляется для статических ОЗУ и памяти ROM; для них характерны структуры 2D, 3D и 2DM.
В ЗУ, с информационной ёмкостью M, запоминающие элементы организованы в матрицу размерностью k·m:
M = k·m,
где k — количество хранимых слов,
m — их разрядность.
Дешифратор адресного кода имеет k выходов и активизирует одну из выходных линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово.
Элементы каждого из столбцов соединены вертикальными разрядными линиями и хранят одноимённые биты всех слов.
Таким образом, при наличии разрешающего сигнала CS, выбранная дешифратором ячейка памяти подключается к разрядным шинам, по которым производится запись или считывание адресованного слова.
Структура типа 2D применяется лишь в ЗУ с малой информационной ёмкостью, т.к. при росте ёмкости усложняется дешифратор адреса. Например, при коде разрядностью n=8 дешифратор должен иметь 2>n=256 выходов.
В структуре типа 3D выборка элемента памяти из массива производится по двум координатам. Код адреса разрядностью n делится на две половины и используются два дешифратора: по строкам и по столбцам. При этом число выходов двух дешифраторов равно 2>n/2+2>n/2=2>n/2+1. Если n=8, то число выходов дешифраторов равно 2>4+2>4=32, а количество элементов памяти равно 2>n/2·2>n/2=2>n=256. В структуре 2D-типа, как уже было отмечено выше, потребовался бы более сложный дешифратор на 256 выходов.
Таким образом, с помощью двух дешифраторов, имеющих небольшое число выходов, осуществляется доступ ко всем элементам памяти микросхемы.
Структура 3D может применяться и в ЗУ с многоразрядной организацией, принимая при этом «трёхмерный» характер. В этом случае несколько матриц управляются от двух дешифраторов, относительно которых матрицы включены параллельно.
состоит из дешифратора, который выбирает целую строку. Однако, в отличие от структуры 2D, длина строки многократно превышает разрядность хранимых слов. При этом число строк уменьшается и, следовательно, уменьшается число выводов дешифратора.
Выбор строк матрицы памяти производится с помощью старших разрядов адреса A>n>-1…A>k. Остальные k разрядов используются для выбора необходимого m-разрядного слова из множества слов, содержащихся в строке.
Рисунок 66 Структура ЗУ типа 2DM для ROM
Это выполняется с помощью мультиплексоров, на адресные входы которых подаются коды A>k>-1…A>0. Длина строки равна m·2>k, где m — разрядность слов.
Из каждого отрезка строки, длиной 2>k, мультиплексор выбирает один бит. На выходах m мультиплексоров формируется выходное m-разрядное слово. По разрешению сигнала CS, поступающего на входы OE управляемых буферов с тремя выходными состояниями, выходное слово передаётся на внешнюю шину.
