Элементы схемотехники цифровых устройств обработки информации - [27]
Затем следует подать сигналы, определяющие направление передачи данных и, если предполагается запись, то записываемые данные, а также сигнал выборки кристалла. Среди этих сигналов будет и стробирующий, т.е. выделяющий временной интервал непосредственного выполнения действия. Таким сигналом для разных ЗУ может служить как сигнал R/W, так и сигнал
Если задана операция чтения, то дополнительно подаётся сигнал разрешения выхода. После подачи указанных выше сигналов ЗУ готовит данные для чтения, что требует определённого времени. По заднему фронту сигнала R, положение которого должно обеспечивать установление правильных данных на выходе ЗУ, данные считываются из ЗУ.
Требования к взаимному расположению двух сигналов (например, A и B) задаётся временами предустановки, доступа, удержания и сохранения.
Время предустановки сигнала A относительно сигнала B: t>SU>(A–B) — это интервал между началами обоих сигналов.
На рисунке 69 а, б обозначено t>SU>(A–CS) и t>SU>(A–WR). Это времена предустановки сигналов CS и WR относительно адреса.
Время доступа обозначается символом A (от слова Access) — интервал времени от появления того или иного управляющего сигнала до появления информационного сигнала на выходе. Время доступа относительно адреса t>A>(A) часто обозначается просто t>A. Аналогично этому, время доступа относительно сигнала CS, т.е. t>A>(CS) обозначают t>CS.
Время удержания — интервал между началом сигнала A и концом сигнала B t>H>(A–B). На рисунке 69,б время t>H>(A–DI) удержания адреса относительно снятия входных данных представляет собой «цикл чтения», а t>H>(DI–CS) — время подготовки входных данных.
Время сохранения t>V>(A–B) — интервал между окончанием сигнала A и окончанием сигнала B. На рисунке 69,б интервал t>V>(RD–CS) означает время сохранения данных относительно сигнала «Выбор кристалла» (или сигнала чтения). Этот интервал необходимо обеспечить для уменьшения вероятности появления ошибки при чтении «неустановившейся» информации. Длительность сигнала обозначается t>W (индекс от слова Width — ширина).
6.3.4 Микросхемы ОЗУ
В последнее время наиболее интенсивно развиваются статические ОЗУ выполненные по технологии КМОП, которые по мере уменьшения топологических норм технологического процесса приобретают всё более высокое быстродействие при сохранении своих традиционных преимуществ.
МС К155РУ2 — представляет собой ОЗУ со структурой 2D и с организацией 16×4=64 (Рисунок 70,а). МС изготовлена по технологии ТТЛ.
Массив ЭП представляет собой матрицу, состоящую из 16 строк и 4 столбцов. Элементы каждого из столбцов соединены внутренней разрядной линией данных и хранят одноимённые биты всех слов.
Ячейка памяти состоит из 4-х триггеров, управляемых общим сигналом.
При CS=0 одна из ячеек, соответствующая выставленному адресу, переходит в рабочее состояние, её сигналы поступают на входы элементов И>(7…10).
При CS=1 на всех выходах дешифратора низкие уровни и, следовательно, все триггеры отключены от входных шин накопителя.
При CS=0 и W=0 на выбранную ячейку поступают информационные сигналы с входов D1…D4 и элементом И>1 вырабатывается сигнал «Запись». Входная информация со входов D1…D4 записывается в ячейку.
При CS=0 и W=1 формируется сигнал «Чтение» и информация из выбранной ячейки читается с выходов Q1…Q4.
Рисунок 70 МС К155РУ2: а) Структурная схема, б) Условное обозначение
Микросхемы К176РУ2, К561РУ2 с организацией 256×1 изготовлены по технологии КМОП и представляют собой ЗУ со структурой 3D (Рисунок 71,а).
Рисунок 71 Микросхема К176РУ2: а) Структурная схема; б) Элемент памяти.
Структурная схема МС К176РУ2 приведена на рисунке 71,а. Схема содержит два дешифратора: DC столбцов и DC строк. Дешифраторы имеют по 4 входа, на которые подаётся по 4 разряда из общего 8-разрядного адреса, и по 16 выходов. Каждая ячейка памяти находится на пересечении строки и столбца, поэтому два дешифратора обеспечивают обращение к 16×16=256 элементам памяти.
Каждый элемент памяти представляет собой статический RS-триггер (рисунок 71,б). Триггер имеет два парафазных входа/выхода. С разрядными шинами РШ0 и РШ1 триггер соединён через ключи VT5 и VT6. По разрядным шинам к триггеру подводится при записи и отводится при считывании информация в парафазной форме представления по РШ1 своим прямым значением, а по РШ0 — инверсным.
В режимах «Запись» и «Чтение» при возбуждении строки сигналом выборки X>i=1, снимаемым с дешифратора адреса строк, ключи VT5 и VT6 открываются и подключают триггер к разрядным шинам.
При X>i=0 ключи закрыты и триггер отключён (изолирован) шин, а информация в них хранится.
При считывании информации ключи подключают элемент памяти к разрядным шинам, они принимают потенциалы выходов триггера и через устройство ввода/вывода передают их на выход микросхемы.
РШ охватывают все элементы одного столбца, а переходит в активное состояние только один ЭП, соответствующий выбранной строке. Из него и считывается информация.
Среди отечественных серий микросхем хорошо развитыми являются серии К537 технологии КМОП с информационной ёмкостью от 1024×1 (К537РУ1) до 8192×8 (К537РУ17) и К132 технологии n-МОП с информационной ёмкостью от 1024×1 (К132РУ2) до 65536×1 (К132РУ10).
